高度なチップパッケージングと製造をめぐる世界的な競争の内幕

半導体業界全体で、無視できない現実的な問題が浮上している。最先端のチップを製造するには、もはやトランジスタを小型化するだけでは不十分なのだ。高帯域幅メモリをロジック回路に十分近い位置に配置できない場合、インターポーザが大きすぎたり高価すぎたりする場合、パッケージの歩留まりが悪い場合、あるいは高度な組み立て設備がウェハ製造工場から遠く離れている場合、最先端のAIアクセラレータであっても、性能、コスト、納期といった目標を達成できない可能性がある。

そのため、2026年の世界の半導体競争は、ますます二つの相互に関連する分野にまたがる競争になりつつある。一つ目は製造技術であり、ゲートオールアラウンドトランジスタ、裏面給電、EUVリソグラフィ、歩留まり、そして約2nmクラス以降の容量が求められる。二つ目は高度なパッケージング技術であり、チップレット、2.5Dインターポーザー、3Dスタッキング、ハイブリッドボンディング、高帯域幅メモリ統合、基板、テスト、そして熱管理が求められる。

この区別が重要なのは、ある国や企業が特定の層で強固な能力を持っていても、システムの残りの部分については別の地域に大きく依存している可能性があるからです。AIインフラを購入する顧客、半導体プログラムに資金を提供する政府、サプライチェーンを計画する企業にとって、重要な問いはもはや単に「最小のノードを持っているのは誰か？」ではなく、「システム全体を製造、統合、テスト、拡張できるのは誰か？」なのです。

パッケージングが第一の性能制約となった理由

数十年にわたり、半導体技術の進歩はトランジスタの微細化によって要約されるのが一般的だった。それは今でも重要だが、現代のAIや高性能コンピューティングシステムは、同時に他の物理的な限界にも挑戦している。

1つ目の制約はダイサイズです。リソグラフィツールで露出できる領域は有限であるため、設計者は単純にモノリシックプロセッサを任意に大きくすることはできません。チップレットは別の道筋を示します。システムを小さなダイに分割し、1つのパッケージ内で非常に高帯域幅のリンクで接続します。2つ目の制約はメモリ帯域幅です。AIアクセラレータはロジックと高帯域幅メモリ（HBM）間で膨大なデータ転送を必要とするため、距離、配線密度、電力供給、パッケージ形状がシステム性能に直接影響します。

3つ目の制約は経済性です。非常に大型の最先端ダイは、欠陥があると大量の貴重なシリコンが無駄になるため、高価になりがちです。チップレットアーキテクチャでは、設計者は高度なプロセスを必要とする機能だけを最も高価なノードに配置し、I/O、アナログ、キャッシュ、その他の機能には旧型または特殊なノードを使用できます。ただし、その代償として、パッケージングがはるかに難しくなります。

そのため、かつてはほぼプロセスノードのみに焦点を当てていた議論の中で、CoWoS、SoIC、EMIB、Foveros、I-Cube、X-Cube、ハイブリッドボンディング、再配線層、シリコンブリッジといった用語が現在では登場するようになっているのです。

製造競争：2nmクラスの生産が現実のものになりつつある

TSMC：N2の規模拡大と、バックサイドパワーの向上、より大規模なシステムの構築

TSMCは、N2プロセスが2025年第4四半期に良好な歩留まりで量産体制に入り、N2PとA16は2026年下半期に量産開始予定であると発表しました。A16は、電力供給と配線に関する厳しい要件を持つ設計向けに、TSMCのスーパーパワーレール背面電源技術を追加したものです。詳細は、TSMCの2025年年次報告書およびA16技術概要をご覧ください。

重要なのは、ノードに付けられたマーケティング上のラベルではありません。ノード名はトランジスタの寸法を文字通り表すものではなく、ファウンドリ間で直接比較できるものでもありません。重要なのは、実際の顧客製品において、プロセスが許容可能な歩留まり、性能、消費電力、密度、設計ツールの成熟度、および生産量を達成できるかどうかです。

Intel: 18Aはゲートオールアラウンドとバックサイド電源を組み合わせた

インテルは、Intel 18Aが2025年に生産開始され、現在米国で大量生産されていると発表した。このプロセスは、RibbonFETゲートオールアラウンドトランジスタとPowerViaバックサイド電源供給を組み合わせたものである。インテルはまた、2026年6月に、改良版の18A-Pがリスク生産に入ったことも発表した。インテルが現在公開しているIntel 18Aに関する資料では、生産状況と将来のバリアントを区別し、プロセスに関する主張を裏付ける技術的な参考文献とともに提示している。

インテルの戦略は、フロントエンド製造と大規模な国内先進パッケージング拠点を組み合わせている点で特に注目に値する。これは、プロセス技術、組み立て、テスト、サプライチェーンの地理的配置を個別の購入ではなく、一つのシステムとして計画したい顧客にとって重要な意味を持つ。

サムスン：2nmプロセスの拡大はメモリとパッケージングに結びついている

サムスンのファウンドリロードマップはゲートオールアラウンド技術を採用しており、ロジック製品を同社のメモリおよび先進パッケージ事業とますます密接に連携させています。サムスンは2026年第2四半期決算で、2026年下半期に第2世代2nmプロセスで新しいモバイル製品の生産を本格化させる計画であること、また2nm HPC関連の取り組みを拡大していることを明らかにしました。これとは別に、サムスンとブロードコムは、2nm以下のファウンドリ技術、HBM、および先進パッケージングに関する2026年の協業を発表しました。サムスンの2026年第2四半期決算とサムスンとブロードコムの発表をご覧ください。

サムスンが目指す戦略的優位性は明白だ。ロジック、メモリ、パッケージングを同時に最適化できるという点である。しかし、課題も同様に明確だ。顧客は依然として、ファウンドリを評価する際に、ロードマップのスライドだけではなく、生産歩留まり、スケジュールの信頼性、エコシステムへの対応力、そして最終的なパッケージシステムの競争力といった要素を考慮する。

日本のラピダス：最先端ロジックへの再参入を目指す

Rapidusは、2nmゲートオールアラウンドプロセスを中心とした最先端のロジック製造拠点を日本に再構築するという、これまでとは異なる試みを行っています。同社の千歳にあるIIM-1パイロットラインは2025年4月に稼働を開始し、Rapidusは2027年の量産開始を目指していると述べています。2026年4月、日本のNEDOは、2nmフロントエンド開発とチップレット/パッケージ設計・製造の両方を網羅するRapidusの会計年度計画を承認しました。Rapidusはまた、600mm角の有機RDLインターポーザーのプロトタイプを発表し、Rapidus Chiplet Solutions施設で2.xDおよび3Dパッケージプロセスの検証を計画しています。Rapidusの2026会計年度プロジェクトアップデートを参照してください。

これは、2027年の量産成功の証明というよりは、将来を見据えた製造プログラムである。この点は重要だ。プロトタイプトランジスタ、稼働中のパイロットライン、使用可能なPDK、顧客へのテープアウト、生産歩留まり、そして持続可能な大量生産は、それぞれ独立したマイルストーンとなる。

パッケージング競争：パッケージはコンピュータアーキテクチャの一部になりつつある

TSMCは、従来のパッケージをはるかに超えた規模でCoWoSを展開している。

TSMCのCoWoSファミリーは、非常に大規模なインターポーザベースのシステム上でロジックとHBMを統合するため、多くのAIおよびHPC設計において中心的な役割を果たしています。TSMCは、2026年の北米テクノロジーシンポジウムで、5.5レチクルサイズのCoWoSを製造しており、2028年には約10個の大型演算ダイと20個のHBMスタックを統合できる14レチクルサイズのバージョンを計画していると発表しました。同じロードマップには、SoIC 3Dスタッキングとコパッケージング光学部品も含まれています。TSMCの2026年テクノロジーシンポジウムの発表をご覧ください。

その重要性はアーキテクチャにある。パッケージ面積が拡大するにつれて、設計者はすべての機能を単一のモノリシックダイに押し込むことなく、コンピューティングとメモリを拡張できるようになる。しかし、パッケージが大きくなると、反り、温度勾配、基板品質、相互接続の完全性、電力供給、テスト戦略、および組み立て歩留まりの制御が難しくなる。

インテルはブリッジと垂直スタッキングに賭けている

Intelのパッケージング製品群は、異なる構成要素を用いて同じ問題に取り組んでいます。EMIBは、基板に小さなシリコンブリッジを埋め込んでダイを横方向に接続し、Foverosテクノロジーは垂直方向のスタッキングをサポートします。Intelは2026年7月に、ニューメキシコ州の施設でパッケージを従来のレチクル面積の8倍以上に拡大しており、2028年までに12倍以上に拡大する計画だと発表しました。最新のEMIB-Tは、シリコン貫通ビアを追加することで、要求の厳しいHBMベースのシステム向けに電力供給とルーティングを改善します。Intelの2026年先進パッケージング概要を参照してください。

これは、パッケージング技術を単一の指標で比較すべきではない理由を示しています。フルシリコンインターポーザ、埋め込みシリコンブリッジ、RDLインターポーザ、ハイブリッドボンディング3Dスタックは、帯域幅、コスト、パッケージ面積、熱特性、製造の複雑さにおいて、それぞれ異なるトレードオフを生み出します。

サムスンは2.5D、3D、メモリ統合を組み合わせている

サムスンは、シリコンインターポーザーおよびブリッジベースの2.5Dパッケージングに加え、3Dスタッキングも提供しています。同社の最新のヘテロジニアスインテグレーションに関する資料では、TSVと熱圧着ボンディングを用いた3D Cube-T、および開発中のバンプレスハイブリッド銅ボンディングを用いた3D Cube-Hについて説明しています。サムスンはまた、I-CubeとX-Cubeを、より広範なファウンドリ＋メモリ戦略の一環として位置付けています。サムスンの高度なヘテロジニアスインテグレーションの概要をご覧ください。

未解決の問題は、これらの技術が技術的に有用かどうかではなく、どの組み合わせが、必要なパッケージサイズで、必要なHBM供給量で、顧客が受け入れられるコストで、高歩留まりで製造できるかということである。

地理は製造仕様になりつつある

この競争は、各生産段階がどこで行われるかという点にも関わってくる。最も強靭なサプライチェーンとは、必ずしも工場数が最も多いチェーンではなく、ウェハー製造、パッケージング、基板、メモリ、テスト、設備、材料、そしてエンジニアリング人材を、管理可能なサイクルタイムとリスクで結びつけることができるチェーンである。

TSMCのアリゾナ州に関する最新ページによると、同社の米国における投資計画は2,650億ドルに拡大し、6つのロジックファブ、2つの先進パッケージング施設、および研究開発センターが含まれており、最初の先進パッケージングファブは2026年初頭に建設初期段階に入る予定です。TSMCアリゾナの最新プロジェクト概要をご覧ください。

先進的なパッケージングは​​、米国における産業政策の優先事項の一つにもなりつつあります。Amkorは2025年にアリゾナ州にパッケージングおよびテスト施設を建設する計画に着工し、当初の投資額は70億ドルに拡大され、2028年には生産開始が見込まれています。2026年6月には、TSMCとAmkorがアリゾナ州における先進的なパッケージングおよびテストに関する10年間の協力協定を発表しました。TSMCとAmkorの提携に関する発表をご覧ください。

研究開発レベルでは、米国商務省は2026年7月に、高度なパッケージング、基板、材料、フォトニクス、アーキテクチャ、メモリを含むコンピューティングサプライチェーン研究に対し、総額8億7400万ドルの意向表明書を発表しました。NISTの発表を参照してください。

欧州は異なる道を歩んでいる。EUは2026年2月、imecにNanoICパイロットラインを開設した。これはEUが7億ユーロの資金を拠出する総額25億ユーロのプログラムで、2nmを超える次世代半導体技術を産業規模に近い研究開発レベルで開発することに重点を置いている。2026年1月に開設されたCEA-LetiのFAMESは、超低消費電力技術に焦点を当てている。これらの施設は研究へのアクセスとプロセス開発を強化するが、新たな大量生産ファウンドリの設立を発表するのと同等ではない。欧州委員会のNanoICに関する発表を参照のこと。

中国は国内の半導体製造およびパッケージング能力の向上にも注力している。2026年には、中国の国家政策として、対象となる半導体製造企業および高度なパッケージング／テスト企業に対する税制優遇措置が継続され、また、2026年3月1日には国家2.5Dチップレット相互接続規格が施行された。これらの措置はエコシステムの継続的な発展を示すものであるが、それ自体で特定の最先端プロセスの生産状況や競争力を確立するものではない。2026年の国家発展改革委員会（NDRC）の税制政策通知および国家2.5Dチップレットインターフェース規格を参照のこと。

最も深刻なボトルネックはインターフェースへの移行です

次の段階の競争は、個々の部品の仕様よりも、部品間および製造工程間のインターフェースによって左右されるようになるだろう。

• ロジックとメモリ間の帯域幅： HBMスタックを増やすことは、ルーティング、信号完全性、パッケージ面積、および電力供給がそれに合わせて拡張できる場合にのみ有効です。
• 熱特性：ダイを積み重ねることで電気経路は短くなるが、放熱が難しくなる可能性がある。冷却はサーバーラックの問題だけでなく、パッケージ設計の問題にもなる。
• 良品ダイの検査：複雑なパッケージには、多くの高価なダイが含まれる場合があります。不良部品が1つでもあればパッケージ全体の価値が損なわれる可能性があるため、組み立て前の検査は非常に重要です。
• 基板とインターポーザ：最も先進的なロジックウェハであっても、必要な寸法、配線密度、平坦度、体積でパッケージを製造できなければ意味がありません。
• ハイブリッド接合：銅同士の直接接合は、相互接続密度を高め、接続長を短縮できるが、製造時の清浄度、位置合わせ、歩留まり、熱応力に対する管理がより困難になる。
• 光学部品の一体化：光入出力を演算装置に近づけることで、データ転送時のエネルギー消費量と遅延を削減できるが、既に複雑なパッケージに新たな製造工程が加わることになる。

だからこそ、半導体競争において、トランジスタ、チップレット、メモリインターフェース、パッケージ構造、テストフロー、電力供給、冷却などを共同設計できる企業がますます有利になるのだ。「バックエンド」はもはや価値の低い最終工程ではなく、高度なAIシステムにおいてはアーキテクチャの一部となっている。

次に何を見るべきか

最もよくある間違いは、ロードマップの発表をすべて同等に扱うことです。より有益なのは、証拠を容易なものから困難なものへとランク付けすることです。まず技術実証、次にリスク生産、顧客によるテープアウト、生産認定、大量生産、そして最後に持続的な歩留まりと出荷経済性です。

製造分野においては、TSMCのN2ファミリーの生産量増加が継続するかどうか、インテルが18Aファミリープロセスの外部採用を拡大できるかどうか、サムスンが2nmプロセスでの取り組みを安定した量産体制に移行できるかどうか、そしてラピダスがパイロットラインでの成功から2027年に商業規模の生産に移行できるかどうかを注視する必要がある。

パッケージングに関しては、パッケージサイズ、HBM数、ハイブリッドボンディングピッチ、基板戦略、テスト方法、熱限界、および実際の容量に注目してください。TSMCのCoWoSの拡張、Intelの大型EMIB/Foverosシステム、Samsungのハイブリッドボンディング技術、RapidusのパネルスケールRDL実験はすべて同じ方向性を示しています。つまり、パッケージ自体がより大型化し、高密度化し、システム化が進んでいるということです。

地理的には、米国、日本、韓国、欧州からの新たな投資が、孤立した旗艦施設ではなく、自立したサプライヤー・クラスターを形成するかどうかを注視する必要がある。近隣にパッケージング、材料、スペアパーツ、テスト、熟練労働者、顧客向けエンジニアリングサポートがない工場は、依然として長いサイクルタイムや隠れた依存関係に直面する可能性がある。

チップレースの主張が意味のあるものかどうかを確認する方法

新しい「最先端」チップ技術に関する見出しを鵜呑みにする前に、簡単な現実確認をしてみましょう。

• その主張は、試作品、リスク生産、それとも大量生産に関するものですか？
• その情報源には実際の製造日が記載されていますか、それとも目標日のみですか？
• ノードラベルを比較する際、「2nm」という表記がファウンドリ間で同じ意味を持つかのように扱っているのでしょうか？そうではありません。
• この発表は、ウェハー製造のみを対象としているのか、それともパッケージング、メモリ統合、テストも対象としているのか？
• パッケージ寸法、HBM統合、歩留まり、電力供給、熱特性について議論されていますか、それともトランジスタ密度のみですか？
• この新しい施設は、商業生産向けの製造工場なのか、研究開発用のパイロットラインなのか、それともパッケージング／テスト拠点なのか？
• 投資額は確定済み、建設中、それとも優遇措置や将来の需要次第で変動するのでしょうか？

発表内容がこれらのチェックを通過した場合、それは製造の文脈を伴わずに提示されたロードマップ上のマイルストーンというよりも、半導体技術における意義深い変化を示すものである可能性が高い。

もはや勝負はウエハースだけで決まるものではない

世界の半導体業界は依然として、いかに最先端のトランジスタを製造できるかという競争が中心だが、それだけではもはや十分ではない。AIの登場により、メモリ帯域幅、相互接続密度、パッケージサイズ、テスト、熱管理、サプライチェーンの地理的条件といった要素が、演算性能と切り離せないものとなった。

台湾は、最も成熟した最先端ファウンドリと先進パッケージングのエコシステムの中心であり続けている。米国は、かつてない規模でフロントエンドと先進パッケージングの能力を再構築している。韓国は、メモリ、ロジック、パッケージングの強みを融合させている。日本は、コネクテッドチップレットのエコシステムを構築しながら、最先端ロジックへの回帰を目指している。欧州は共同研究開発インフラを拡大しており、中国は国内製造とパッケージング政策の支援を強化し続けている。

したがって、最も重要な競争は、単に「2nm対2nm」というものではない。最先端のロジック、メモリ、パッケージ、電源、冷却、テスト、歩留まり、そして量産といった要素をすべて兼ね備えた、製造可能な完全なシステムを実現するための競争なのだ。